Lógica Programável e
Introdução ao Verilog

Instituto Federal de Educação, Ciência e Tecnologia

Prof. Fabriciu Alarcão Veiga Benini

Professor de Ensino Básico Técnico e Tecnológico do IFSP

Engenheiro Eletricista · Mestre em Sistemas Dinâmicos · Doutor em Telecomunicações

INSTITUTO FEDERAL DE SÃO PAULO

Campus São Paulo/São Carlos

Material de referência:

Real Digital / Digilent, Introduction to Logic Circuits & Logic Design with Verilog, CC BY-SA 4.0. Acessar material

Haupt & Dachi, Eletrônica Digital. Pearson.

Tocci, Sistemas Digitais, 11ª ed.

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Introdução

O Problema do Hardware Fixo

✗ Hardware Fixo

Circuitos integrados (CI) dedicados possuem função fixa no momento da fabricação
Exemplo: 74LS00 (NAND quad), somador completo 74LS283 — não podem ser alterados
Para mudar a função, é necessário fabricar um novo chip

✓ Hardware Programável

Pergunta: seria possível programar o hardware depois de fabricado?
Redução de tempo de projeto e custo de inventário
Protótipos rápidos, iterações em campo

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Conceito

A Ideia da Lógica Reprogramável

Concepção: um único chip pode implementar diferentes funções lógicas
Hardware configurável por programação (similar a software, mas executado em circuitos)
Redução de custos: um componente para múltiplas aplicações
Redução de tempo de projeto: prototypes rápidos, iterações em campo

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Classificação

Classificação dos Dispositivos Lógicos Programáveis

PLD (Programmable Logic Device) — classe geral
PROM (Programmable Read-Only Memory)
PAL (Programmable Array Logic)
PLA (Programmable Logic Array)
CPLD (Complex Programmable Logic Device)
FPGA (Field-Programmable Gate Array)

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PROM

PROM: Matriz Fixa AND, Programável OR

PROM = AND fixa (decodificador completo) + OR programável (fusíveis)
Decodificador gera todos os mintermos (2ⁿ para n entradas)
Cada saída OR corresponde a uma função lógica (soma de mintermos)
Programação: queima-se fusíveis para definir quais mintermos entram em cada saída
Limitação: ineficiente para funções com muitos mintermos em comum entre saídas

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PAL

PAL: Programável AND, Fixa OR

PAL = AND programável (fusíveis) + OR fixa (ligações permanentes)
Vantagem sobre PROM: mais eficiente para funções com poucos termos produto
Cada saída OR tem um número fixo de entradas AND (grau do termo produto)
Macrocélula: estágio de saída = OR + flip-flop D + mux (escolhe entre saída combinacional e registrada)
Desvantagem: flexibilidade reduzida (OR fixa limita combinações de saída)

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PLA

PLA: Programável AND + Programável OR

PLA = AND programável + OR programável — a família mais flexível
Permite reutilizar termos produto em múltiplas funções de saída
Desvantagem: menor velocidade (mais camadas de programação)
Menos popular que PAL devido à complexidade de fabricação e velocidade

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CPLD

De PLD Simples a CPLD

CPLD combina múltiplos blocos PAL/PLA em um único chip
Blocos funcionalmente independentes ligados por uma matriz de interconexão programável
Cada bloco: AND-array programável + OR fixa + macrocélula (FF + mux)
Memória de configuração não-volátil (mantém programa ao desligar)
Exemplos: Xilinx XC9500, Altera MAX II

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CPLD Detalhado

CPLD: Arquitetura Detalhada

Matriz de programação (programmable interconnect matrix — PIM)
Blocos de entrada/saída (I/O blocks)
Macrocélula: saída OR + flip-flop D + mux de seleção entre combinacional e registrado
Fator de utilização típico: centenas a baixos milhares de portas lógicas
Aplicações: decodificadores, controladores de barramento, lógica de controle

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FPGA

FPGA: Visão Geral

FPGA = Field-Programmable Gate Array
Matriz bidimensional de blocos lógicos programáveis + blocos de E/S
Configuração volátil: o bitstream se perde ao desligar — requer memória externa de configuração
Fator de utilização: dezenas a milhões de portas lógicas
Diferença-chave do CPLD: orientado a LUT, não a matrizes AND/OR

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FPGA — CLBs

FPGA: Blocos Lógicos (CLBs/Logic Cells)

Cada bloco contém:
- LUT (Look-Up Table) — tabela verdade implementada em memória SRAM
- Flip-flops (D) para registradores e sequenciais
- Multiplexadores e lógica auxiliar
LUT típica: 4 a 6 entradas (ex: LUT6 no Xilinx 7-series)
Uma LUT pode implementar qualquer função booleana de até 6 variáveis

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FPGA — LUT

FPGA: LUT (Look-Up Table)

LUT = memória que armazena a tabela verdade da função
Para n entradas, a LUT tem 2ⁿ posições de memória
Exemplo LUT 3 entradas: 8 posições (000 a 111) → cada posição armazena 1 bit de saída
A programação: escrever os valores de saída na memória SRAM
Vantagem: qualquer função de até n entradas em uma única LUT

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FPGA — IOBs

FPGA: Blocos de E/S (IOBs)

Blocos de entrada/saída na periferia do FPGA
Cada pino pode ser configurado como entrada, saída ou bidirecional
Registros de entrada/saída para sincronização com o clock interno
Suporte a diferentes padrões de tensão (1.8V, 3.3V, LVCMOS, LVDS)
Pull-ups e pull-downs configuráveis

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FPGA — Interconexão

FPGA: Interconexão Programável

Trilhas (switch matrices) conectam blocos lógicos entre si e com os IOBs
Cada interseção tem transistores de passagem ou SRAMs de programação
Caminhos de sinal podem ter diferentes comprimentos e capacitâncias
O atraso de rotação depende da distância percorrida na matriz
Ferramentas de roteamento (Vivado) escolhem os caminhos ótimos

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Fluxo de Projeto

Fluxo de Projeto com HDL

1. Especificação: definir o comportamento desejado do circuito
2. Captura: descrever o design em HDL (Verilog ou VHDL)
3. Simulação: verificar o comportamento com bancos de teste (testbenches)
4. Síntese: a ferramenta traduz o código HDL em portas lógicas (netlist)
5. Implementação: mapeamento, roteamento e geração do bitstream
6. Programação: carregar bitstream no FPGA

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Síntese

Síntese Lógica: Do Verilog às Portas

O sintetizador interpreta o código Verilog e gera uma netlist de portas lógicas
Código comportamental (always, assign) → portas AND/OR/NOT/FF
Ferramenta: Xilinx Vivado (ou Quartus, ISE, etc.)
Verificação pós-síntese: relatórios de timing, utilização de recursos
Ponto importante: o engenheiro define o QUÉ; a ferramenta define o COMO

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Verilog

O que é Verilog?

HDL (Hardware Description Language) — descreve hardware como se fosse software
Sintaxe parecida com C, mas semântica é paralela (concorrência)
Dois estilos principais:
- Estrutural: instanciar e interconectar módulos
- Comportamental: descrever comportamento via always/assign
Verilog é padronizado (IEEE 1364 / IEEE 1800 SystemVerilog)

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Verilog — Módulo

Estrutura de um Módulo Verilog

        module nome_modulo (

            input wire A, B,

            output wire Y

        );

            assign Y = A & B;

        endmodule

module / endmodule: define o módulo
input / output: portas de entrada e saída
wire: sinal combinacional (sem armazenamento)
assign: atribuição contínua

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Verilog — assign

Atribuição Contínua: assign

assign Y = expressão; — equivalente a uma conexão de fio
A saída Y muda instantaneamente quando qualquer entrada muda
Funciona como uma expressão combinacional (sem clock)
Exemplo: assign Y = A & B | ~C;
Diferente de always (que é sensível a eventos)

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Verilog — Hierarquia

Instanciação Estrutural de Módulos

        module top (

            input A, B, C,

            output Y

        );

            wire W1;

            and_gate u1 (.A(A), .B(B), .Y(W1));

            assign Y = W1 | C;

        endmodule

Módulos podem ser instanciados dentro de outros módulos (hierarquia)
Cada instância tem um nome único (u1, u2, etc.)
Conexões por mapeamento de portas: .porta(signal)

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Hierarquia

Design Hierárquico

Princípio: dividir para conquistar
Subcircuitos são projetados, simulados e verificados independentemente
Módulo de nível superior: diagrama de blocos em Verilog estrutural
Vantagens: reutilização de componentes, depuração simplificada, manutenção
Exemplo: mux 8:1 + decodificador 3:8 + contador → sistema de transmissão

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Combinacional

Blocos Combinacionais Essenciais

Multiplexador (Mux)

Seleciona 1 de N entradas de dados

Decodificador

Converte código binário em saída única (one-hot)

Codificador (Prioridade)

Gera código binário a partir de entrada ativa

Deslocador (Shifter)

Move bits de posição (shift/rotate)

Todos são blocos de construção em projetos maiores

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Exemplo Prático

Exemplo: Mux e Demux

Sistema de transmissão: 8 entradas → 1 fio → 8 saídas
Mux 8:1 seleciona 1 dos 8 sinais de entrada
Demux (decodificador 3:8) recria os sinais no receptor
Trilhas de seleção (3 bits) sincronizadas por um contador de clock

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Display 7 Seg

Decodificador de Display de Sete Segmentos

Entrada: 4 bits (BCD ou hexadecimal)
Saída: 7 sinais (segmentos a-g) + 1 ponto decimal
Mapeamento: cada padrão de entrada → padrão de saída para formar dígitos
Exemplo: entrada 4'b0000 → dígito "0" (segmentos a,b,c,d,e,f acesos)
Reutilizável em cronômetros, contadores, sistemas de medição

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Máquina de Estados

Máquinas de Estados: Conceito

Circuito sequencial que mantém um "estado interno"
As respostas dependem do estado atual e das entradas
Componentes: registrador de estado (FFs), lógica do próximo estado, decodificador de saída
Aplicações: controladores de tráfego, cronômetros, protocolos de comunicação
Diagrama de estado: estados como círculos, transições como setas rotuladas

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Exemplo FSM

Diagrama de Estado: Exemplo do Cronômetro

Estados: PARADO, CONTANDO, INCREMENTANDO, ZERADO
Transições controladas por botões: iniciar, parar, incrementar, limpar
Cada estado gera saídas específicas (habilita contador, reseta, mantém)
Resolução de 1 ms (clock de 1 kHz derivado do oscilador de 100 MHz)

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FSM — Verilog

Verilog Comportamental para Máquinas de Estados

          always @(posedge clk) begin

              case (state)

                  PARADO:  if (start) state <= CONTANDO;

                  CONTANDO: if (stop) state <= PARADO;

                  ...

              endcase

          end

Bloco always @(posedge clk): sincronizado com o clock
case: descreve as transições de estado de forma legível
Dois always blocks: um para o registrador de estado, outro para a lógica combinacional
Lembre: cobrir TODOS os casos (evitar latch indesejado)

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Projeto FSM

De Diagrama de Estado ao Hardware

1. Especificar estados e transições (diagrama de estado)
2. Atribuir códigos binários aos estados (codificação)
3. Criar tabelas-verdade para lógica do próximo estado e saídas
4. Sintetizar com K-maps ou ferramenta de síntese
5. Implementar em Verilog (comportamental ou estrutural)

Método Preferido

O Verilog comportamental (case) é o método preferido — o sintetizador faz o trabalho pesado.

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Contador BCD

Contador Decimal (BCD)

Contador que vai de 0 a 9 (4 bits: 0000 a 1001)
Ao atingir 1001, reseta para 0000 e gera o sinal TC (terminal count)
TC habilita o próximo contador mais significativo
4 contadores em cascata → contador decimal de 4 dígitos (0000 a 9999)
Saídas dos 4 contadores → decodificador 7 segmentos → display

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Simulação

Simulação: O Banco de Testes (Testbench)

Testbench: módulo Verilog que aplica estímulos e verifica saídas
Não tem portas de entrada/saída (é um módulo "vazio")
Gera sinais de clock, reset, e entradas variadas
Monitora saídas com $display, $monitor ou waveforms
Verificação: comparar saídas observadas com as esperadas

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Exemplo Prático

Exemplo: Contador no Vivado

        module counter (

            input clk,

            output [2:0] B

        );

            reg [27:0] count;

            always @(posedge clk)

                count <= count + 1;

            assign B = count[27:25];

        endmodule

Clock de 100 MHz dividido por 2²⁶ ≈ 1,5 Hz (visível ao olho humano)
Bits superiores do contador geram clocks de frequências reduzidas
Bit 25: 1,5 Hz · Bit 26: 0,75 Hz · Bit 27: 0,375 Hz

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Projeto Integrado

Projeto Completo: Exemplo do Cronômetro

Módulos reutilizados: contador BCD, decodificador 7 segmentos, divisor de clock
Novo módulo: máquina de estados (iniciar/parar/incrementar/limpar)
Módulo de nível superior: interconecta tudo via Verilog estrutural
Display de 7 segmentos de 4 dígitos: multiplexação por tempo

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Boas Práticas

Particionamento de Design

Boa Partição

Módulos com funções independentes e interfaces mínimas
Cada módulo pode ser simulado e verificado sozinho
Interfaces claras entre módulos
Reutilização em múltiplos projetos

Má Partição

Módulos com dependências cruzadas
Interfaces expostas demais
Difícil de testar e manter

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Aviação

FPGA na Aviação: Contexto

FPGAs são amplamente usados em sistemas de aviação e defesa
Aplicações: processamento de sinais, interfaces, redundância, controle
Vantagens para aviação: flexibilidade (upgrade em campo), parallelismo intrínseco
Desafios: confiabilidade, tolerância a falhas, certificação

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TMR

FPGAs em Aviónica: Redundância e Confiabilidade

Tolerância a falhas por redundância: triplex (TMR) — 3 cópias idênticas com votador majority
Scrubbing de configuração: verificação periódica do bitstream contra erros de radiação
FPGAs rad-hard: projetados para resistir a radiação cósmica (ex: Xilinx XQRKU060)
Partição de funções críticas e não-críticas em FPGAs separados

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Certificação

Certificação: DO-254 e o Processo de Design

DO-254: padrão internacional para hardware eletrônico de aviação (RTCA DO-254, adotado na Europa como ED-80)
Define níveis de integridade (DAL A-E) conforme a criticidade
Requer documentação rigorosa: especificação, design, verificação, rastreabilidade
FPGA em aviação exige: IP core qualificado, fluxo de design certificado, testes exaustivos
Certificação é um processo organizacional, não apenas técnico

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Resumo

Resumo dos Conceitos-Chave

PLD: PROM (AND fixa), PAL (OR fixa), PLA (tudo programável)
CPLD: blocos PAL + interconexão programável, não-volátil
FPGA: grade de LUTs + FFs + IOBs + interconexão, volátil

Verilog: linguagem para descrever hardware (estrutural e comportamental)
Máquina de estados: registrador + lógica próximo estado + decodificador saída
Fluxo de projeto: especificação → Verilog → síntese → implementação → bitstream

Aviação: FPGAs em sistemas críticos, redundância TMR, certificação DO-254

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Encerramento

Temas abordados: lógica programável (PLD a FPGA), Verilog, fluxo de projeto, máquinas de estados, aplicações em aviação
Próximos passos: prática com Vivado e placas FPGA
Referência: Real Digital / Digilent (CC BY-SA 4.0)